tranminhtrungvn
New Member
Download miễn phí Nghiên cứu, thiết kế, xây dựng bộ điều chế và giải điều chế qam - 16 trên FPGA
Chương 1: Mở đầu. 3
Chương 2: Kiến thức cơ sở. 5
2.1 Điều chế và lý thuyết modem . 5
2.1.1 Điều chế. 5
2.1.2 Điều chế QAM . 7
2.1.3 Bộ phát QAM số. 11
2.1.4 Bộ thu QAM số. 13
2.2 FPGA15
Chương 3: Bộ điều chế QAM . 21
3.1 Tổng quan. 21
3.2 Bộ điều chế QAM . 21
3.2.1 Nguyên tắc thực hiện. 21
3.2.2 Mô hình bộ điều chế QAM xây dựng. 22
3.3 Kết quả. 26
Chương 4: Xử lý dấu phẩy động. 28
4.1. Chuẩn dấu phẩy động IEEE28
4.2 Một số ngoại lệ trong tính toán dấu phẩy động. 29
4.2.1 Ngoại lệ phép toán sai. 30
4.2.2 Ngoại lệ chia cho 0. 30
4.2.3 Ngoại lệ tính toán không đúng. 30
4.2.4 Ngoại lệ tràn dưới. 31
4.2.5 Ngoại lệ tràn trên. 31
4.2.6 Ngoại lệ không xác định. 31
4.2.7 Ngoại lệ không. 31
4.3 Các chế độ làm tròn. 31
4.3.1 Làm tròn đến giá trị chẵn gần nhất. 32
4.3.2 Làm tròn về 0. 32
4.3.3 Làm tròn tăng, giảm . 32
4.4. Các phép toán trên dấu phẩy động. 33
4.4.1 Phép cộng và trừ33
4.4.2 Phép nhân. 35
4.4.3 Phép chia. 36
4.5. Thiết kế phần cứng. 38
Chương 5: Khôi phục nhịp ký hiệu. 41
5.1 Tổng quan. 41
5.2 Các kỹ thuật khôi phục nhịp ký hiệu. 42
5.2.1 Kỹ thuật khôi phục nhịp ký hiệu gấp đôi. 43
5.2.2 Kỹ thuật khôi phục nhịp ký hiệu biên độ tối đa. 43
5.2.3 Kỹ thuật khôi phục nhịp ký hiệu sớm-muộn. 44
5.2.4 Kỹ thuật khôi phục nhịp ký hiệu cắt không. 45
5.3 Kỹ thuật khôi phục nhịp ký hiệu bằng phương pháp tương quan. 46
5.3.1 Bộ xét tương quan. 47
5.3.2 Quá trình xét tương quan. 49
Chương 6: Khôi phục sóng mang và giải điều chế QAM . 51
6.1 Tổng quan. 51
6.2 Khôi phục sóng mang. 52
6.3 Các kỹ thuật khôi phục sóng mang. 54
6.3.1 Kỹ thuật khôi phục sóng mang có gửi kèm tần số phao tiêu (pilot tone)54
6.3.2 Vòng lặp vuông (Squaring Loop). 54
6.3.3 Vòng lặp Costas. 55
6.3.4 Vòng khóa pha phản hồi quyết định. 56
6.4 Giải điều chế QAM sử dụng phương pháp tương quan. 57
Kết luận. 59
TÀI LIỆU THAM KHẢO60
AQ’(t)=LPF{-AI(t)[sin(4fct)] + AQ(t)[1-cos(4fct)]} (2.15)
AQ’(t)=LPF{-AI(t)sin(4fct) + AQ(t) - AQ(t)cos(4fct)} (2.16)
AQ’(t) = AQ(t) (2.17)
Mối liên hệ giữa sóng sin và cos được sử dụng cho bộ giải điều chế vuông pha được tạo ra nhờ khối khôi phục sóng. Chương 6 sẽ miêu tả chi tiết về bộ giải điều chế và lý thuyết khôi phục sóng mang.
Khối RRC (Raise Root Cosin) lọc đầu ra của bộ giải điều chế vuông pha để khử nhiễu, giao thoa và ISI. Sau đó, các khối giải ánh xạ ký hiệu, giải mã Gray và chuyển đổi song song sang nối tiếp làm ngược lại các khối ánh xạ biểu tượng, mã hóa Gray và nối tiếp sang song song ở bộ phát để khôi phục lại dữ liệu ban đầu.
2.2 FPGA
FPGA là một loại thiết bị logic khả trình. Với một chip FPGA chúng ta có thể tiến hành lập trình các kết nối cho các ứng công cụ thể (như card âm thanh, video, bộ vi xử lý 8 bit, 16 bit, hay là bất cứ một chip khả trình nào như 8051 chẳng hạn) mà không phải tốn hàng ngàn đô cho chi phí sản xuất. FPGA là chip dành cho nguời dùng phát triển các hệ thông bằng phần mềm sau khi IC đã chế tạo.
FPGA là viết tắt của Field Programmable Gate Array, vậy Field Programmable ở đây chúng ta có thể hiểu như thế nào. Điều này có thể hiểu là chức năng của FPGA được quyết định nhiều bởi người lập trình hơn là bởi nhà sản xuất. Các mạch tích hợp thông thường thì chức năng của nó đã được xác định bởi người sản xuất. Ngược lại, chức năng của FPGA lại được xác định bởi người dùng bằng chính chương trình mà họ viết ra.
Trước khi có sự phát triển của logic khả trình, thì các mạch logic thông thường được xây dựng trên mức bo mạch với các linh kiện thông thường, hay với mức cổng cho các ứng dụng mở rộng, FPGA là một mạch tích hợp chứa rất nhiều tế bào logic (logic cell), có thể xem như là các linh kiện chuẩn. Các logic cell độc lập với nhau trong các thiết kế mang tính cá nhân. Các cell tách biệt với nhau được kết nối trong với nhau bởi ma trận dây và chuyển mạch. Khi thiết kế các hàm logic đơn giản cho mỗi cell, người dùng thực hiện bằng cách điều khiển các chuyển mạch trong ma trận kết nối trong. Một mảng các cell và các kết nối tạo nên những khối kết nối cơ bản cho mạch. Một thiết kế phức tạp là sự kết nối của các khối trên, tạo nên mạch mong muốn.
Như đã nêu qua ở trên, có thể hình dung được cấu trúc của FPGA một cách cở bản nhất phải chứa đủ ba thành phần:
Logic cells
Interconnection
I/O blocks
Hình 2.11: Cấu trúc cơ bản của FPGA
Logic cell: là nơi thức hiện các tính toán, lưu trữ thông tin, nó là thành phần quan trọng nhất trong FPGA. Số logic cell thay đổi theo từng họ linh kiện. Tổ hợp logic của cell theo quy luật tự nhiên có thể thực hiên được như một bảng khóa bộ nhớ nhỏ LUT hay như là một thiết lập của nhiều cổng AND. Mô hình LUT dẫn tới bit có thể linh động hơn và cung cấp nhiều lối vào hơn so với mô hình kết hợp nhiều cổng AND trong cùng điều kiện về độ trễ.
I/O blocks: Cung cấp các giao tiếp với bên ngoài.
Interconnection: Là ma trận hàng và cột thực hiện kết nối bên trong giữa các cell với nhau, và giữa khối I/O và Cell.
Trên thị trường hiện nay có rất nhiều nhà cung cấp linh kiện FPGA nhưng Altera và Xilinx là hai nhà cung cấp phổ biến nhất đối với thị trường trong nước. Chúng ta có thể đặt mua trực tiếp qua mạng hay qua công ty thay mặt tại Việt Nam, ngoài ra cũng có thể mua được một số linh kiện tại một số cửa hàng trên địa bàn Hà Nội. Các linh kiện của các hãng khác nhau có những cấu trúc khác nhau, trong một hãng các họ khác nhau cũng được thiết kế với các cấu trúc khác nhau. Mỗi họ đều có nhưng đặc tính riêng của nó. Trong đề tài này tui lựa chọn chíp APEX EP20K200EQC208 (thuộc họ APEX20K) của Altera bởi tính phù hợp của nó đối với yêu cầu của đề tài và sự ổn định cao trong linh kiện của hãng Altera.
chức năng
Số cổng tối đa
Số cổng tiêu chuẩn
LE (Logic Element)
ESB (Embedded System Block)
Số bit RAM tối đa
Số macrocell tối đa
I/O Num Max
EP20K30E
thuật đồng bộ sớm-muộn lấy mẫu ba lần một ký hiệu: một mẫu được coi là
mẫu có độ dịch pha tối ưu, một δ ký hiệu trước độ dịch pha tối ưu và một δ
ký hiệu sau độ dịch pha tối ưu. Nếu bộ nhận thật sự lấy mẫu ở độ dịch pha
tối ưu như trong hình 5.3. Giá trị trung bình tuyệt đối của các mẫu sớm sẽ
bằng với giá trị trung bình tuyệt đối của các mẫu muộn. Nếu bộ thu lấy
mẫu ở các điểm không có độ dịch pha tối ưu, các giá trị trung bình sớm và
muộn sẽ không bằng nhau. Khi đó, dựa trên sự khác biệt giữa các mẫu
trung bình sớm và các mẫu trung bình muộn sẽ tiến hành để nâng lên hay
làm trễ một nhịp lấy mẫu.
Để tăng tính chính xác của việc xét tương quan, bộ tạo sóng mang
sẽ phát ra các mẫu sin số của hai chu kì sóng mang. Các mẫu của hai chu
kì sóng mang ngay sau đó sẽ được chuẩn hóa biên độ.
Khối chuẩn hóa biên độ: Khối chuẩn hóa biên độ sẽ nhân các mẫu
của hai chu kỳ sóng mang mang đưa vào với một hệ số thích hợp để biên
độ sóng mang bằng với biên độ của ký hiệu đưa vào. Hệ số nhân chính
bằng mẫu lớn nhất (biên độ) của ký hiệu thu được. Do bản chất của QAM
là một sóng sin được điều chế pha-biên độ nên khối này sẽ hỗ trợ tìm lại
biên độ của sóng QAM.
Khối xoay pha: Sau khi biên độ được chuẩn hóa, các mẫu sóng
mang đã được chuẩn hóa đó sẽ được đưa vào khối xoay pha. Từ các mẫu
của hai chu kì sóng mang có được, khối xoay pha sẽ tiến hành lấy mẫu lại
các mẫu đó cũng với tần số như vậy nhưng dịch pha 10 mức khác nhau.
Việc lấy mẫu lại sẽ tạo ra 10 sóng mang khác pha nhau mà mỗi sóng có
số mẫu nhỏ hơn 10 lần sóng mang ban đầu.
Khối xét tương quan: Đây là khối quan trọng nhất của bộ xét
tương quan. Như đã nói ở trên, khối xoay pha sẽ đưa ra 10 sóng mang số
với 10 mức pha khác nhau đẩy vào bộ xét tương quan. Bộ xét tương quan
sẽ so sánh các mẫu của ký hiệu thu được với các mẫu sóng mang phát ra
từ khối xoay pha. Về mặt chi tiết, khối xét tương quan sẽ trượt ký hiệu thu
được trên từng sóng mang một, sóng mang nào cho sai số tích lũy nhỏ
nhất sẽ được coi là ký hiệu QAM chính xác và được đưa về xử lý ở các
phần tiếp theo. Mô tả chi tiết quá trình xét tương quan sẽ được nêu ở
phần tiếp theo của khóa luận.
Do Drive thay đổi chính sách, nên một số link cũ yêu cầu duyệt download. các bạn chỉ cần làm theo hướng dẫn.
Password giải nén nếu cần: ket-noi.com | Bấm trực tiếp vào Link để tải:
You must be registered for see links
Last edited by a moderator: